CST系統級RS仿真（五）- EUT測試布置建模及掃頻模式仿真

作者 | Zhou Ming

CST系統級RS仿真（一）——天線建模

CST系統級RS仿真（二）——RS仿真場地較準（掃頻模式）

CST系統級RS仿真（三）——RS仿真場地較準（單點加擾模式）

CST系統級RS仿真（四）——生成RS調制信號

本期將繼續介紹進行系統級RS仿真的方法。下面是IEC61000-4-3標準中規定的測試場景，我們3D建模的EUT布置，要符合標準的要求。

通常情況下，RS的干擾信號都是沿著cable進入設備內部，進而影響了PCB上的關鍵信號。今天我們以一個開關電源模型為例進行系統級RS仿真。

首先，從CST模型庫里調用一個DCDC電源的模型，運行算出S參數。為了提升效率，仿真頻段設置0-600MHz。如果大家要分析高頻問題，那么仿真頻段自然要設置的更高些。

利用Spice Extraction把S參數轉換成spice模型。一般來說，CST的Spice Extraction已經能夠滿足要求，如果需要更高精度的仿真（例如SI仿真），建議使用CST 專用的宏模型處理工具IDEM。

接下來創建3D模型，左側為LISN，右側為電源模塊，中間為兩根DC輸入cable。

3D模型創建好之后，回到CST電路工作室，導入PCB的spice模型，完成電路模型的搭建。

然后，我們進行掃頻模式的仿真。創建一個AC task，用CST系統級RS仿真（二）——RS仿真場地較準（掃頻模式）中較準后的port signal作為激勵。

運行后我們可以看到不同位置的接收的干擾噪聲量級。下圖是DC+與DC-之間的差模噪聲。

同樣，我們也可以得到PCB板上C1_1_2電容上的差模噪聲，如下圖。